【硬件測試】基于FPGA的4ASK+幀同步系統開發與硬件片內測試,包含高斯信道,誤碼統計,可設置SNR
1.算法仿真效果
本文是之前寫的文章
《基于FPGA的4ASK+幀同步系統verilog開發,包含testbench,高斯信道,誤碼統計,可設置SNR》
的硬件測試版本。
在系統在仿真版本基礎上增加了ila在線數據采集模塊，vio在線SNR設置模塊，數據源模塊。
硬件ila測試結果如下：（完整代碼運行后無水印）：
vio設置SNR=15db
vio設置SNR=10db
vio設置SNR=6db
硬件測試操作步驟可參考程序配套的操作視頻。
2.算法涉及理論知識概要
在現代通信系統中，數字調制技術被廣泛應用于無線通信、衛星通信以及有線通信等領域。其中，振幅鍵控（Amplitude Shift Keying, ASK）是一種簡單的數字調制方式，通過改變載波信號的幅度來表示不同的數據位。四進制振幅鍵控（4-ASK）是ASK的一種擴展形式，它使用四個不同的幅度等級來傳輸兩個比特的信息。
2.1 4-ASK調制解調
2.2 幀同步
在數字通信中，信息通常是以幀為單位進行組織和傳輸的。幀同步的目的是確定每一幀的起始位置，以便接收端能夠正確地解調出每幀中的數據。
設發送的幀結構為：幀同步碼 + 信息碼元序列 。幀同步碼是具有特定規律的碼序列，用于接收端識別幀的起始。
幀同步的過程就是在接收序列中尋找與幀同步碼匹配的位置，一旦找到匹配位置，就確定了幀的起始位置，后續的碼元就可以按照幀結構進行正確的劃分和處理。
3.Verilog核心程序
`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2025/02/13 00:30:49
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module tops_hdw(
input i_clk,
input i_rst,
output reg [3:0] led
);
//產生模擬測試數據
wire signed[1:0]o_msg;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg)
);
//設置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
.clk(i_clk), // input wire clk
.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);
wire signed[15:0]o_4ask;
wire signed[15:0]o_4ask_Rn;
wire signed[31:0]o_de_4askf;
wire [1:0]o_bits_data;//數據
wire [1:0]o_bits_head;//幀頭
wire [7:0]o_peak;//幀頭檢測峰值
wire o_en_data;//數據使能
wire o_en_pn;//幀頭使能
wire o_frame_start;//幀檢測標記
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;
wire [1:0]o_bits;
wire [1:0]o_rec2;
ASK4 uut(
.i_clk(i_clk),
.i_rst(~i_rst),
.i_bits(o_msg),
.i_SNR(o_SNR),
.o_4ask(o_4ask),
.o_4ask_Rn(o_4ask_Rn),
.o_de_4ask(),
.o_de_4askf(o_de_4askf),
.o_bits(o_bits),
.o_bits_data (o_bits_data),
.o_bits_head (o_bits_head),
.o_peak (o_peak),
.o_en_data (o_en_data),
.o_en_pn (o_en_pn),
.o_frame_start (o_frame_start),
.o_error_num (o_error_num),
.o_total_num (o_total_num),
.o_rec2 (o_rec2)
);
reg[9:0]cnt2;
always @(posedge i_clk or negedge i_rst)
begin
if(~i_rst)
begin
cnt2 <= 10'd0;
end
else begin
if(cnt2 == 31)
cnt2 <= 10'd0;
else
cnt2 <= cnt2+10'd1;
end
end
reg dat_clk;
reg dat_clk2;
always @(posedge i_clk or negedge i_rst)
begin
if(~i_rst)
begin
dat_clk <= 1'd0;
dat_clk2 <= 1'd0;
end
else begin
if(cnt2 == 8)
dat_clk <= 1'd1;
else
dat_clk <= 1'd0;
end
end
//ila篇內測試分析模塊140
ila_0 ila_u (
.clk(i_clk), // input wire clk
.probe0({
o_msg,o_SNR,o_4ask[15:6],o_4ask_Rn[15:6],//30
o_de_4askf,//32
o_error_num[15:0],o_total_num[23:0],//40
//14
o_en_pn,
o_en_data,
o_peak,
o_bits_head,cnt2,dat_clk,
o_bits_data,o_rec2,o_bits
})
);
endmodule
