基于FPGA的4ASK+幀同步系統verilog開發,包含testbench,高斯信道,誤碼統計,可設置SNR
1.算法仿真效果
vivado2019.2仿真結果如下（完整代碼運行后無水印）：
設置SNR=20db
放大上述數據，效果如下：
設置SNR=10db
仿真操作步驟可參考程序配套的操作視頻。
2.算法涉及理論知識概要
在現代通信系統中，數字調制技術被廣泛應用于無線通信、衛星通信以及有線通信等領域。其中，振幅鍵控（Amplitude Shift Keying, ASK）是一種簡單的數字調制方式，通過改變載波信號的幅度來表示不同的數據位。四進制振幅鍵控（4-ASK）是ASK的一種擴展形式，它使用四個不同的幅度等級來傳輸兩個比特的信息。
2.1 4-ASK調制解調
2.2 幀同步
在數字通信中，信息通常是以幀為單位進行組織和傳輸的。幀同步的目的是確定每一幀的起始位置，以便接收端能夠正確地解調出每幀中的數據。
設發送的幀結構為：幀同步碼 + 信息碼元序列 。幀同步碼是具有特定規律的碼序列，用于接收端識別幀的起始。
幀同步的過程就是在接收序列中尋找與幀同步碼匹配的位置，一旦找到匹配位置，就確定了幀的起始位置，后續的碼元就可以按照幀結構進行正確的劃分和處理。
3.Verilog核心程序
//調制
ASK4_mod ASK4_mod_u(
.i_clk (i_clk),
.i_rst (i_rst),
.i_bits (i_bits),
.o_4ask (o_4ask)
);
awgns awgns_u(
.i_clk(i_clk),
.i_rst(i_rst),
.i_SNR(i_SNR), //這個地方可以設置信噪比，數值大小從-10~50，
.i_din(o_4ask),
.o_noise(),
.o_dout(o_4ask_Rn)
);
解調//解調//解調//解調//解調//解調//解調//解調//解調//解調//解調//解調//解調
ASK4_demod ASK4_demod_u(
.i_clk (i_clk),
.i_rst (i_rst),
.i_4ask (o_4ask_Rn),
.o_de_4ask (o_de_4ask),
.o_de_4askf (o_de_4askf),
.o_bits (o_bits),
.o_bits_data (o_bits_data),
.o_bits_head (o_bits_head),
.o_peak (o_peak),
.o_en_data (o_en_data),
.o_en_pn (o_en_pn),
.o_frame_start (o_frame_start)
);
//error calculate
Error_Chech Error_Chech_u(
.i_clk(i_clk),
.i_rst(i_rst),
.i_trans(i_bits),
.i_en_data(o_en_data),
.i_rec(o_bits),
.o_error_num(o_error_num),
.o_total_num(o_total_num),
.o_rec2()
);
endmodule